5102 - Utilisation pratique du reset partiel : initialisation pour le test intégré de circuits fortement séquentiels

Description bibliographique

Auteur :

Vogel, Isabelle (USTL. Université des sciences et techniques du Languedoc, Montpellier 2. LIRMM. Laboratoire d'informatique de robotique et de microélectronique de Montpellier. France)

Éditeur :

USTL. Université des sciences et techniques du Languedoc, Montpellier 2. LIRMM. Laboratoire d'informatique de robotique et de microélectronique de Montpellier. France

Page source :

Publications et documentation du LIRMM, http://www.lirmm.fr/bibli/Document.htm&numrec=031919379919110

Langue :

français

Diplôme :

Thèse, génie informatique, automatique et traitement du signal, 2002/12/20

Description du contenu

Spécialité :

Electronique, informatique et télécommunications - Matériels - Matériaux électroniques

Mots clés :

test intégré ; test pseudo-aléatoire ; processeur fortement pipelines ; initialisation fonctionnelle ; initialisation structurelle ; reset partiel

Table des matières :

I - Position du problème
1. Architecture Pipeline & Processuers INTEL
2. Test & Test intégré
II - Modélisation et techniques d'initialisation
1. Modélisation des circuits de positionnement
2. Les techniques d'initialisation
II - Les heuristiques gloutonnes et probabilistes
1. La méthode générale
2. La méthode appliquée au problème du MFVS
IV - Implantation et résultats expérimentaux
1. Flot de modélisation : du VHDL au Graphe Orienté
2. Résultats expérimentaux
3. Optimisation et perspectives
Conclusion générale

Résumé :

Lors du test intégré d'un circuit séquentiel, ses réponses, compactées et appelées signatures, doivent être comparées avec les réponses attendues calculées par simulation. Le problème est que deux circuits séquentiels ayant un état initial (état des ses bascules) différent produiront des signatures différentes et ce, même s'ils sont stimulés par la même séquence de vecteurs de test. Il est donc nécessaire de contrôler l'état initial d'un circuit avant l'application d'une procédure de test. Par ailleurs, puisqu'il s'agit d'un test intégré, seules des séquences pseudo-aléatoires générées par un LFSR, peuvent être appliquées au circuit ce qui rend impossible l'utilisation de séquences d'initialisation fonctionnelles. En vue d'améliorer la qualité du test intégré, le scan complet est une technique couramment employée. Elle permet également d'initialiser facilement les circuits. Néanmoins, dans le cas de circuits bien précis tels que les processeurs, et à cause de l'utilisation intensive d'étages de pipeline, cette technique n'est pas envisageable. En effet, le faible ratio combinatoire / séquentiel impliquerait une dégradation considérable des performances du circuit. Après une présentation du type de circuits ciblés (processeurs fortement pipelines), de la méthode de test employée et un état de l'art des techniques d'initialisation, nous proposons une technique basée sur du reset partiel permettant de garantir une initialisation à moindre coût.(d'après le résumé d'auteur)

Accès à la ressource

Format :

PDF
Taille du fichier : entre 2 et 5 Mo

URL de référence :

http://www.lirmm.fr/bibli/Document.htm&numrec=031958546913030

Notice mise en ligne le 06/08/2003